先进封装提升芯片性能，Bump、RDL、TSV等技术赋能AP
思瀚产业研究院    2024-06-17

封装是半导体后道制程，主要起芯片保护、连接作用

半导体封装主要有机械保护、电气连接、机械连接和散热四大功能。半导体产业链可以分为 IC 设计、晶圆制造（前道工艺）、封装测试（后道工艺）三个核心环节。半导体封装，指用特定材料、工艺技术将芯片密封在塑料、金属或陶瓷等材料制成的封装体内，从而保护芯片免受物理性和化学性损坏。

通过封装，还可以使芯片能够与其他电子元件进行连接，实现信息的输入输出。半导体封装主要有机械保护、电气连接、机械连接和散热四大功能。芯片封装完成后，需要进行性能测试，以确保封装的芯片符合性能要求。

集成电路封装技术的发展可分为四个阶段。第一阶段是20 世纪70 年代开始应用的通孔插装技术；第二阶段是 20 世纪 80 年代的贴片式封装技术；第三阶段是20 世纪90年代开始应用的 BGA、WLP、CSP 技术；第四阶段是 20 世纪末开始的MCM、SIP、3D堆叠、Bumping 等；第五阶段是 20 世纪前 10 年开始应用的 SoC、MEMS、TSV、FC、SAB、Fan-Out、Fan-in 等技术。

Bump、RDL、TSV、混合键合技术赋能先进封装

先进封装（Advanced Packaging，AP）也称为高密度封装，通过缩短I/O间距和互联长度，提高 I/O 密度，进而实现芯片性能的提升。相比传统封装，先进封装拥有更高的内存带宽、能耗比、性能，更薄的芯片厚度，可以实现多芯片、异质集成、芯片之间高速互联。Bump、RDL、TSV、Hybrid Bonding 等是实现先进封装的关键技术。

凸块（Bump）

传统封装的电路连接主要依赖引线框架，先进封装的电路连接则主要通过凸块完成。通过在芯片表面制作金属凸块，提供芯片电气互连的“点”接口，反应了先进制程以“以点代线”的发展趋势。Bump 技术以几何倍数提高了单颗芯片引脚数的物理上限，进而大幅提高了芯片封装的集成度、缩小了模组体积，广泛应用于 WLP、CSP、2.5D/3D等先进封装。随着工艺技术的发展，Bump 的尺寸和间距也变得越来越小。

重布线层（Redistribution Layer，RDL）

RDL 是在晶圆表面沉积金属层和介质层并形成相应的金属布线图形，来对芯片的I/O端口进行重新布局，将其布置到新的、节距占位可更为宽松的区域，其主要作用是XY平面电气延伸和互联。RDL 去除了昂贵且耗时的键合工艺，同时可以大幅提高I/O密度，改善电气性能和减少芯片面积。

RDL 广泛应用于 FIWLP、FOWLP、2.5D/3D 等先进封装。（1）FIWLP、FOWLP封装，RDL 将 IO Pad 进行扇入或者扇出，形成不同类型的晶圆级封装。（2）2.5D封装，RDL将网络互联并分布到不同的位置，从而将硅基板上方芯片的 Bump 和基板下方的Bump连接。（3）3D 封装，如果堆叠上下是不同类型的芯片，需要通过 RDL 将上下层芯片的IO进行对准，从而完成电气互联。

硅通孔（Through Silicon Via，TSV）

TSV 是一种垂直互连技术。国际半导体技术路线蓝图将TSV 定义为连接硅晶圆两面并与硅衬底和其他通孔绝缘的电互连结构。相比平面互连，TSV 可以减小互连长度和信号延迟，降低寄生电容和电感，实现芯片间的低功耗和高速通信，增加宽带、提高集成度、实现封装小型化。TSV 按照集成类型的不同分为 2.5D TSV 和 3D TSV。2.5D TSV指位于硅转接板Inteposer 上的 TSV；3D TSV 指贯穿芯片体之中，连接上下层芯片的TSV。

混合键合（Hybrid Bonding，HB）

混合键合是对 Bump 技术的进一步升级。Bump 技术中，当接触间距减小到10μm左右时，凸点尺寸的减小会增加金属间化合物（IMC）形成的风险，从而降低导电性和机械性能。混合键合又称为直接键合互连（Direct Bond Interconnect，DBI），通过两个芯片覆盖介电材料如二氧化矽(SiO2)，介电材料嵌入与芯片相连的铜接点，接着将两芯片接点面对合，再进行热处理让两芯片铜接点受热膨胀对接。混合键合最大的特点是无凸块，它从基于焊料的凸块技术转向直接铜对铜连接。

混合键合可以提供更高的互连密度和键合可靠性。（1）相较Bump 技术，混合键合最大优势是缩小接点间距，Bump 键合最小接点间距约 10µm，混合键合能缩小至1µm甚至更低。（2）芯片更小接点间距意味相同尺寸，混合键合能做出更多I/O 接点，甚至能在1cm²芯片做出百万个 I/O 接点，相较传统覆晶焊锡接合，接点数能提升千倍以上。（3）铜-铜触点间以分子尺度融合，取消了焊料连接，因此避免了与焊料相关的问题，实现键合可靠性的提高。

WLP、2.5D、3D 是当前主流的几种先进封装

晶圆级封装（Wafer Level Chip Scale Packaging，WLP）

WLP 指在晶圆前道工序完成后，直接对晶圆进行封装，再切割分离成单一芯片，WLP封装后的芯片尺寸和裸芯片几乎一致，符合消费类电子产品轻、小、短、薄化的市场趋势，且具有低成本、散热佳等优点。WLP 有 Fan-in（扇入式）和Fan-Out（扇出式）两种类型。FIWLP（Fan-in WLP）尺寸与芯片本身尺寸相同，不足是 I/O 数量一般较少。FOWLP（Fan-Out WLP）实现在芯片面积范围外充分利用 RDL 做连接，相比同面积的FIWLP，FOWLP拥有更多引脚数。

2.5D 封装

2.5D 封装有两种类型。一种是通过中介层实现芯片和基板的连接，先在中介层上层封装芯片、再将中介层封装在封装基板上的一种封装工艺，中介层是一块拥有TSV和RDL布线的晶圆，典型代表是台积电的 CoWoS。另一种是通过“桥”在相邻芯片之间建立连接，首先用具有高 I/O 密度的硅块作为“桥梁”，其次将“桥”嵌入封装基板的空腔内，典型代表是英特尔的 EMIB 封装。

3D 封装

3D 封装指通过 TSV 技术，实现多个芯片垂直堆叠并互连。3D 封装中，芯片相互靠得很近，所以延迟会更少，此外互连长度的缩短，能减少相关寄生效应，使器件以更高的频率运行，从而转化为性能改进，并更大程度的降低成本。HBM 中的内存堆叠、HMC、3DNANDStack、3D Fabric、Foveros Direct 等属于 3D 封装。

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